知识卡片：AaLLM：从拓扑生成到尺寸确定的大语言模型端到端模拟电路设计框架

一句话结论

AaLLM 是一个开源、端到端的多智能体大语言模型工作流，输入用户规格后可直接输出包含拓扑生成与电路尺寸确定（sizing）的网表；在若干电路上，生成的新颖拓扑品质因数（FoM）可与已知拓扑相当，某些电路最高可达 3 倍提升，同时 SPICE 调用次数比现有 SOTA 多智能体流程减少 3–4.5 倍，墙钟时间减少 40 倍。

事件概述或研究问题

模拟电路设计是一个耗时、迭代的过程，设计空间非线性且高维，严重依赖专家直觉。现有基于大语言模型的方案大多是碎片化的，只单独处理尺寸确定或拓扑生成；这些方法需要手动添加领域技术知识，效率低且容易在电路尺寸确定过程中产生幻觉。此外，现有方法难以生成创新拓扑，只能依赖传统拓扑，可能导致次优设计。

方法/产品要点

• 端到端流程：以用户规格（specs）为输入，输出适当的网表（netlist），同时涵盖拓扑生成和电路尺寸确定。
• 自动化知识库构建：从研究论文和教科书中自动创建相关知识库，减少繁琐的人工数据收集。
• RAG 模型：利用检索增强生成（RAG）模拟电路设计专业知识。
• 三智能体反馈系统：
  • Designer：确定电路元件值；
  • Critic：审查这些值；
  • Evaluator：在两者之间进行仲裁，从而减少电路尺寸确定的迭代次数。

主要结果或产业意义

• AaLLM 生成的新颖拓扑在 FoM 上与已知拓扑相当，某些电路可达 3 倍提升。
• 在多个电路拓扑测试中，推理时的 SPICE 调用次数比 SOTA 多智能体 LLM 流程减少 3–4.5 倍。
• 墙钟时间相比现有方法减少 40 倍。
• 产业意义在于：为模拟电路自动化设计提供了一条减少人工迭代、支持拓扑创新的可能路径。

为什么重要

模拟电路设计长期依赖专家经验和反复手动调整；AaLLM 将拓扑生成与尺寸确定统一到一个端到端 LLM 流程中，并通过知识库自动化与三智能体反馈减少迭代开销。它不仅能处理已知拓扑，还可能发现新的、性能更优的电路拓扑，这对芯片设计自动化领域具有增量价值。

局限与不确定性

• 摘要未披露具体测试了哪些电路拓扑、FoM 的具体定义和计算方式，需核实原文。
• 与 SOTA 对比的基线多智能体 LLM 管线的具体设置尚不明确，需核实。
• 是否有真实流片（silicon validation）验证，以及在不同工艺节点下的表现，摘要中未提及，需核实。
• RAG 知识库的覆盖范围、构建质量以及三智能体系统的失败模式尚不清楚，需核实。

可用于图书/PPT/简报的角度

• “AI 辅助模拟电路设计：从 LLM 到多智能体协作”
• “多智能体 + RAG：让大模型自动完成电路拓扑生成与尺寸设计”
• “模拟电路设计自动化的新范式：用 LLM 生成创新拓扑”
• “如何把领域知识注入 LLM：以模拟电路设计为例”

原始材料

• 英文标题：AaLLM: An End-to-End Analog Circuit Design Framework from Topology Generation to Sizing Using Large Language Models
• 关键词（提取自标题/摘要）：AaLLM; Analog Circuit Design; Topology Generation; Circuit Sizing; Multi-Agent LLM; RAG; SPICE
• 作者：Mohammed Ayman Habib, Rylan Hart, Morteza Fayazi
• arXiv ID：2608.13472v1
• URL：https://arxiv.org/abs/2608.13472v1
• 摘要原文：见 arXiv 页面。